如果没有超低抖动的高速时钟信号，最新的高性能adc就无法发挥其潜力。LTC6951通过产生高达2.7GHz的时钟信号并具有极低的宽带本底噪声，满足了顶级adc的要求。图1将LTC6951测量的ADC信噪比结果与其他ADC时钟源进行了比较。

电子系统中对低抖动时钟的数量和性能要求随着系统复杂性和性能的提高而不断增加。这可能会导致昂贵的部件阵列，包括vco，锁相环，时钟分配设备和同步组件，以支持时钟信号。另一方面，LTC6951通过集成高性能PLL/VCO和分配五个超低抖动时钟输出来降低复杂性和成本。此外，LTC6951支持几种基于软件的同步方法:EZSync ，ParallelSync 和EZ204Sync (又名EZParallelSync )。

高速转换器数字接口的最新趋势是采用JESD204B标准。由于不同的同步和输出分频要求，上一代时钟器件通常与JESD204B标准不兼容。LTC6951解释了这些差异，使其能够支持JESD204B子类1。LTC6951引入了Linear独特的参考校准同步方法ParallelSync，该方法允许并行LTC6951对多个JESD204B设备进行时钟同步。

LTC6951的内部工作原理

参考图2，基于RAO(参考对齐输出)寄存器位的设置，LTC6951具有两种不同的配置。所需的同步方法决定选择哪个配置。LTC6951分为三个主要电路模块:锁相环(PLL)和压控振荡器(VCO)部分、时钟分配部分和数字控制部分。

锁相环部分与外部参考和内部4GHz至5.4GHz VCO一起工作，产生所需的VCO频率(f(VCO))如下:

对于RAO = 0:

对于RAO = 1:

式中f(ref)为参考输入频率，R为参考输入分频值，N为锁相环反馈分频值，P为标量前分频值，M0为输出分频值。当RA0 = 0时，N为VCO反馈分度值。当RA0 = 1时，LTC6951处于参考对准输出模式，N·P·M0为VCO反馈分频值。参考对齐输出模式允许用户将一个或多个ltc6951的输出对齐到参考输入。

时钟分布部分以f(VCO)/P接收信号，其中P为P分频器值。在p分频器之后，时钟信号被分配到五个独立的通道。当RAO = 0时，五个通道中的每一个都可以独立地将第一个同步时钟沿延迟0到255个p分频时钟周期的任意整数。当RAO = 1时，OUT0的延迟选项被禁用。经过延迟函数后，每个通道可以独立地从1到512的分频器值列表中分频。分频器的输出信号被发送到确定输出信号类型的缓冲器。四个通道产生超低噪声差分CML时钟信号，输出频率高达2.7GHz。第五个通道创建一个差分LVDS输出，可以产生高达800MHz的时钟频率。

第三部分也是最后一部分是数字控制部分，它控制各种同步功能，并在本文的“同步方法”一节中详细讨论。数字控制部分包括一个标准的4线串行接口和一个用于监控某些寄存器位状态的引脚。

表演

在使用滤波ADC时钟以获得最佳信噪比性能或使用未滤波ADC时钟以获得最佳时钟对时钟倾斜性能之间存在权衡。有几个应用程序具有挑战性的时钟抖动和时钟对时钟的倾斜要求。例如JESD204B转换器和多阵列系统，如医疗扫描仪和智能阵列天线。为了性能而过滤多个时钟，同时考虑滤波器延迟的变化以满足倾斜要求，这可能会有问题。LTC6951通过提供具有115fs(RMS)抖动和±20ps时钟偏差的多个CML时钟输出来解决这些设计挑战。对于需要多个ltc6951的大型阵列时钟系统，可以实现±100ps的时钟倾斜。

要确定理想ADC时钟输入的抖动要求，请参见公式3和公式4。公式3计算了在已知满量程输入频率下达到期望信噪比所需的总时钟抖动。公式4确定了从总时钟抖动中去除ADC孔径抖动后的ADC时钟输入抖动需求。ADC孔径抖动数通常在ADC数据表中提供。公式3和图1强调，随着ADC输入频率的增加，需要更低的抖动时钟来实现最佳的信噪比性能。有关adc时钟抖动要求的更深入讨论，请参阅LTC6951数据表。

同步方法

LTC6951提供三种同步方法:EZSync, ParallelSync和EZ204Sync(或EZParallelSync)。每种方法的优点和缺点总结在表1和下面的描述中。

EZSync单机(图3)在切换LTC6951的同步引脚或SPI寄存器SSYNC位后，同步LTC6951的五个输出。这种方法展示了最好的抖动，时钟倾斜性能和最简单的同步方法。

EZSync Multichip(图4)通过使用LTC6951作为EZSync控制器增加同步时钟输出的数量。这种方法保持了简单的EZSync同步时间要求。然而，对于FOLLOWER器件(图4)，如LTC6950和LTC6954，时钟抖动性能在本质上变成了相加性的，如公式5和图5所示。时钟偏差性能取决于几个因素，包括EZSync设备之间的板走线长度差异，FOLLOWER传播延迟和单个EZSync设备偏差性能。EZSync时钟倾斜性能可以使用LTC6951输出延迟SPI位进行优化。

并行同步(图6)通过将引用分配到多个ltc6951来增加同步时钟输出的数量。该方法保持了EZSync Standalone方法提供的LTC6951抖动性能，因为LTC6951环路滤波器去除了带外参考输入噪声，如图5所示。同步时序需求是参考频率的函数(参见图6中的SYNC到REF时序图)。时钟偏差性能取决于参考分布电路和LTC6951之间的板迹长度差异，参考时钟偏差和单个LTC6951输出偏差。时钟倾斜性能可以使用LTC6951输出延迟SPI位进行优化。

并行同步使用LTC6951的参考对齐输出模式(图2中的RAO = 1)，它在同步输入信号的下降沿和所有LTC6951输出的开始沿之间提供了已知的延迟。图8的ParallelSync时序图解释了如何对一个或多个LTC6951的输出进行编程，使其在期望的时间点开始。

EZ204Sync(或EZParallelSync)(图7)是一种简单的多芯片同步方法，针对但不限于需要CLOCK和SYSREF信号的JESD204B应用。EZ204Sync保持并行同步的抖动性能，但更容易实现。这是通过使用EZSync分配设备作为PLL/VCO参考输入的外部r分频器来实现的，如图7所示。

所有锁相环/压控振荡器的输出都是相位对齐的。然而，这种架构允许在任何r分频器周期内对多个PLL/VCO器件进行相位对准。因此，每个LTC6951的相位对准是独立执行的，使用户能够打开和关闭单个LTC6951，而无需重新同步所有LTC6951。这种独立同步单个ltc6951的能力非常适合JESD204B子类1应用程序。

JESD204B接口

JESD204是一种串行数据转换器数字接口，自2006年最初的规范以来经历了两次主要修订。JESD204的最初目标是通过减少转换器输出引脚、FGPA引脚的数量和将多个adc路由到FPGA所消耗的电路板面积来简化和降低数字接口的成本。最新版本JESD204B增加了在逻辑器件和数据转换器之间建立确定性延迟的能力。在过去的几年中，大部分新的转换器ic和fpga都采用了JESD204B接口。

为了启用确定性延迟，JESD204B添加了两个新的子类，子类1和子类2。当转换器时钟快于500Msps时，子类1是首选方法。

JESD204B子类1增加了对准信号SYSREF。从时钟IC的角度来看，SYSREF与时钟信号相位对齐，并且可以在转换器时钟周期的整数倍上从单个脉冲到多个脉冲。因此，许多现有的时钟设备没有支持JESD204B时钟和SYSREF信号的分频范围。

由于LTC6951输出分频范围从1扩展到512，因此LTC6951具有JESD204B子类1能力。除了图7的EZ204Sync示例之外，图9还提供了一个LTC6951对两个JESD204B转换器进行时钟处理的EZSync独立示例。图10显示了一个并行同步示例，其中多个ltc6951对几个JESD转换器进行时钟处理。

工具

LTC6951演示板 和LTC6951向导 大大简化了评估和设计。这些工具可以:

• 读/写LTC6951 SPI寄存器(图11)

• 根据频率计划计算寄存器设置并设计环路滤波器(图12)

• 基于寄存器设置和环路滤波器设计模拟时域和频域响应(图12)

对于初始评估，ltc691wizard提供了基于LTC6951数据表示例和典型应用电路的寄存器设置文件。为了评估自定义频率计划，ltc691wizard提供了一个帮助文件，其中包含使用LTC6951Wizard计算寄存器设置，设计环路滤波器和编程LTC6951 SPI寄存器的逐步示例。

结论

LTC6951产生的时钟频率高达2.7GHz，具有业界时钟分配设备中最低的宽带本底噪声。这使得LTC6951可以直接对具有非常具有挑战性的信噪比和时钟偏差目标的高速adc进行时钟处理。LTC6951的多种同步方法允许设计人员优化同步，时钟抖动和所需时钟的数量。LTC6951支持JESD204B子类1转换器时钟方案。为了进一步简化设计，提供LTC6951向导，指导用户完成LTC6951的设计、仿真和评估。